Halbleiter 25.06.2004, 18:31 Uhr

Entwurfs-Software für Chips hat wieder eine glänzende Zukunft

VDI nachrichten, Düsseldorf, 25. 6. 04 -Mit dem Anziehen der Chipkonjunktur wittern auch die Hersteller von automatischer Entwurfssoftware wieder Morgenluft. Nach mageren Jahren soll die Industrie zu alten Wachstumsraten zurückkehren. Hoffnungsträger sind dabei komplexe Systemchips und neue Vertreter des alten Asic-Modells.

Schon im Vorfeld der diesjährigen Design Automation Conference (DAC) im kalifornischen San Diego (7. bis 11. Juni) war klar, dass die Hersteller von Software für den automatischen Chipentwurf von der Erholung der weltweiten Chipmärkte profitieren würden. Nach mageren 3 % Wachstum in 2003 auf 2,8 Mrd. $ wird die Electronic-Design-Automation(EDA)-Industrie dieses Jahr über 11 % zulegen und in den kommenden Jahren auf alte Wachstumsraten um 18 % bis 20 % zurückkehren.
EDA-Veteran und Dataquest-Analyst Gary Smith konnte mit diesen positiven Aussichten schon am Vorabend der 41. DAC für gute Stimmung sorgen, und seine Augurenkollegen definierten gleich die wichtigsten Wachstumsfelder: So genannte „Structured Asics“ sollen den seit Jahren schwächelnden Markt anwendungsspezifischer Chips (Asics) wieder auf die Beine bringen, die Wiederverwendung vorgefertigter Schaltungsblöcke (intellectual property – IP) wird wieder an Fahrt gewinnen und das Entwickeln komplexer Chipsysteme steht vor neuen Höhenflügen.
Schon seit Jahren, so Dataquest-Analyst Bryan Lewis, ist die Zahl der neuen Asic-Designs rückläufig: „Von 1995 bis 2003 haben sich die Entwicklungskosten zellbasierter Asics durch die gestiegene Chipkomplexität verfünffacht.“ Und Vince Hopkin, Vice-President Structured Products beim Chiphersteller AMI, ergänzt: „Entwicklungskosten von 1 Mio. $ und Entwicklungszeiten von mehr als 20 Wochen passen einfach nicht zu Produktlebenszyklen, die häufig kürzer als 18 Monate sind.“
In vielen Anwendungen werden Asics deshalb schon seit Jahren durch programmierbare Bausteine vom Typ FPGA ersetzt, doch seien diese Bausteine laut Hopkin in der verfügbaren Komplexität limitiert und vor allem relativ teuer. Auch für Dataquest-Experten Lewis tut sich eine wachsende Lücke zwischen den FPGAs (viele verschiedene Designs, geringe Komplexität) und den zellbasierten Asics (wenig Designs, hohe Komplexität) auf: „Und in diese Lücke passen die Structured Asics.“ Bei diesen Bausteinen werden logische Gatter und Verdrahtung bis zu einem gewissen Level vorproduziert – die entsprechenden Kosten verteilen sich also auf alle Kunden, die diese Chips für ihre Designs nutzen. Erst mit den letzten Verdrahtungslayern wird aus diesem „Standard“-Produkt ein anwendungsspezifischer Chip.
„Prototypen erstellen wir in zwei bis vier Wochen“, meint Hopkin, „und das bei Kosten, die bei rund 30 % eines zellbasierten Entwurfs liegen. Und der fertige Chip kostet dann wiederum nur 30 % eines vergleichbaren FPGA-Bausteins.“
Natürlich haben auch die Structured Asics spezifische Nachteile: Durch die weit gehende Vorfertigung sind sie in der Chipfläche einem reinen zellbasierten Entwurf unterlegen und auch die Performance (vor allem die Taktfrequenz) ist durch die vorgegebenen Blöcke limitiert. Im Gegenzug ersparen sie den zusätzlichen Schaltungsaufwand, der in FPGAs für die Programmierbarkeit notwendig ist. Daher sind sich Auguren und Anbieter einig, dass sie optimal in die von Lewis skizzierte Lücke zwischen FPGA und klassischem Asic passen.
Entsprechend sind die Marktaussichten. Instat z. B. prognostiziert den Structured Asics bis 2007 einen jährlichen Zuwachs von 145 %. Von 5,2 Mio. $ Umsatz weltweit mit diesen Chips wird sich der Absatz dann auf 460 Mio. $ erhöht haben – um mehr als den Faktor 90! Lewis sieht den Markt in 2007 sogar bei fast 850 Mio. $.
Über Structured Asics diskutiert die Industrie seit knapp zwei jahren, das Konzept der wiederverwendbaren Schaltungsblöcke (IP) ist noch älter. Auch hier soll 2004 eine Wiederbelebung bringen, ist Dataquest-Analyst Jim Tully überzeugt. 22 % Wachstum auf 1,3 Mrd. $ Umsatz weltweit seien zu erwarten.
Am oberen Ende der Leistungsskala und als wichtige Abnehmer von komplexer IP stehen die Systemchips (SoC), deren Leistungsfähigkeit in der Elektronikindustrie einen ähnlichen Umbruch bewirken soll – meint Dataquest-Analyst Gary Smith – wie seinerzeit die Erfindung des Mikroprozessors. Smith vergleicht die Designkosten für 1 Mio. logische Gatter: Betrugen diese 1992 noch 53 Mio. $, liegt der Betrag 2004 „nur“ noch bei 1,8 Mio. $. So betrachtet seien die Designkosten für SoCs geradezu im freien Fall. Für Smith ist klar, dass SoCs die Antwort sind, wenn es um hohe Komplexität in anspruchsvollen Consumer-Produkten geht. Für Aufgaben also, wo weder Structured Asics noch FPGAs eine technisch wie ökonomisch sinnvolle Lösung seien.jdb

  • Jens D. Billerbeck

    Jens D. Billerbeck

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