Silizium erreicht die Grenzen der Verkleinerung
Bis zu welchen Abmessungen herunter wird man die bewährte Silizium-Cmos-Technologie einsetzen können – und wenn dies nicht mehr geht, mit welchen anderen Materialien kann der stetige Fortschritt nach dem Mooreschen Gesetz dann vorangetrieben werden?
Seit vielen Jahren ist die so genannte Cmos-Technologie auf der Basis des Halbleitermaterials Silizium die dominierende Schaltungstechnik der modernen Mikroelektronik. Durch Kombination komplementärer, n- bzw. p-leitender Metalloxid-Transistoren bietet sie u. a. den Vorteil sehr kleiner Ruheströme und damit geringer Verlustleistung (Cmos = Complementary Metal Oxide Semiconductor). Eines der Probleme für subminiaturisierte Cmos-Schaltungen ist jedoch, dass die intrinsischen Laufzeitverzögerungen beim weiteren Verkleinern der Strukturen (shrinking) nicht mehr zurückgehen.
Mit der 60-nm-Cmos-Generation erreichten die Chipbauer eine intrinsische Laufzeitverzögerung von 1,5 ps. Doch die Ingenieure ahnten schon, dass sie damit ausgereizt hatten, was physikalisch möglich ist. In der Tat zeigten Extrapolationen auf 40 nm und darunter für Cmos-Schaltungen keine Reduktion der Laufzeitverzögerungen mehr. Anders gesagt: Die Schaltungen können vielleicht noch kleiner werden, aber nicht mehr schneller. Und dann hätte das weitere Shrinken kaum mehr technische Vorteile.
Eine mögliche Lösung sieht Jesús A. del Alamo, Professor an den Microsystems Technology Laboratories des MIT, in der Nutzung von Germanium-Transistoren und/oder III/V-Verbundhalbleitern wie Galliumarsenid (GaAs). Dafür spricht, dass mit beiden Halbleitertypen bereits viel höhere Grenzfrequenzen erzielt worden sind als mit Silizium. Mit keinem der beiden Halbleitertypen allein lässt sich jedoch eine brauchbare Cmos-Technologie aufbauen. Germanium hat Schwierigkeiten, n-Mos-Transistoren mit guten Daten zu generieren, GaAs hat das gleiche Problem mit p-Mos-Transistoren.
Diese Erkenntnisse sind nicht neu, aber erst jetzt gehen die Forscher das Problem an, weil es ja für die heute am Markt befindlichen Cmos-Schaltungen gerade noch so ging. Und so hat die Europäische Kommission in ihrem 7. Rahmenwerk ein neues Topprojekt aufgenommen: zweikanalige Cmos-Logik mit hoher Leistungsfähigkeit für feinste Chipstrukturen von 22 nm und darunter.
Das neue Projekt Duallogic (Budget 9,1 Mio. €) bringt die bedeutendsten Industrielabors, Forschungszentren und Universitäten der Halbleitertechnologie in Europa zusammen. Geleitet wird das Projekt vom National Center of Scientific Research Demokritos in Griechenland. Mit dabei sind das IMEC in Belgien, das LETI in Frankreich, die Halbleiterfirmen STM, NXP sowie Aixtron als Gerätehersteller. Außerdem die Universitäten von Leuven und Glasgow sowie das Forschungslabor der IBM in Rüschlikon bei Zürich. Jeder Teilnehmer hat eine bestimmte Aufgabe zugewiesen bekommen, um in der Laufzeit von Duallogic bis Ende 2010 zu definitiven Resultaten zu kommen.
Im IBM-Labor in Rüschlikon leitet Roland Germann die dortige Arbeitsgruppe und erläutert die zu lösenden Probleme: „Es ist ja nicht nur die Frage, wie man Ge und GaAs auf einem Substrat integriert – das wurde bisher noch nicht versucht. Es ist auch die Frage, wie man die Gates zur Ansteuerung der Transistoren isoliert: Jedes der beiden Materialien braucht eine geeignete Gate-Isolierung und es ist noch nicht klar, was die besten Dielektrika dafür sind. Die Passivierung des Interfaces zwischen Halbleiter und Dielektrikum ist auch noch nicht gelöst.“
Um die wie erwähnt zum Teil unzureichenden Ergebnisse bei reinen Germanium- oder Verbundhalbleitern zu umgehen, wird im Projekt Duallogic eine kombinierte Lösung für den Cmos-Schaltkreis verfolgt: Der p-Mos-Transistor wird aus Germanium erzeugt (weil Ge die besseren p-leitenden Transistoren ermöglicht), der n-Mos-Transistor hingegen aus GaAs. Wesentlich ist, dass das Silizium doch noch gebraucht wird – als Trägermaterial für die beiden anderen Halbleiter.
Die Arbeiten laufen auf 200-mm-Wafern und nutzen zunächst eine 65-nm-Technologie für die Halbleiterstrukturen. Drei Zielsetzungen werden dabei verfolgt: Technologisch soll der Nachweis erbracht werden, dass eine Ko-Integration von Ge-p-Mos- und III/V-n-Mos-Transistoren auf einem gemeinsamen Substrat überhaupt möglich ist. Auf der wissenschaftlichen Seite werden Kurzkanaleffekte, Leckströme, Ladungsträgertransport und grundsätzliche Materialprobleme in skalierten Bausteinen mit hoher Ladungsträgermobilität untersucht. Strategisches Ziel ist die Übernahme der erreichten Ergebnisse Ende 2009 in eine 22-nm- oder Sub-22-nm-Technologieplattform, die dann in einem künftigen, Projekt weitergeführt werden soll.
Wirklich neu an dem Ansatz von Duallogic ist, dass man eine alte vorgefasste Meinung aufgegeben hat, die von einer Unvereinbarkeit von Ge- und III/V-Halbleitern ausging. Man sieht diese nun eher als „complementary partners“ denn als Wettbewerber.
Der Aufbau der Anlagen in Rüschlikon wurde gerade abgeschlossen, später im Jahr ist mit ersten praktischen Ergebnissen zu rechnen. IBM-Forscher Germann: „Es ist schon eine besondere Herausforderung, erstmals sowohl Germanium als auch Galliumarsenid in existierende Bauelementestrukturen einzubringen und dies dann zu einem Fertigungsprozess auszubauen.“ PHIL KNURHAHN/jdb
Ein Beitrag von:
