Schwelle zur Nanoelektronik wird zum Stolperstein

Bisher“, so Rudy Lauwereins, „haben wir in der Mikroelektronik eine einfache Formel gehabt: Wir haben die Chipstrukturen verkleinert und damit automatisch kleinere, schnellere und weniger Strom verbrauchende Chips herstellen können.“ Der Fortschritt, so der Vice-President für Design-Technologien am belgischen Forschungsinstitut IMEC in Leuven, sei also praktisch umsonst gewesen und einer der Gründe für den traditionellen Preisverfall mikroelektronischer Produkte.
Doch dieser einfache Fortschritt durch simple Skalierung der Strukturen macht nicht nur den 1300 Forschern, die am IMEC zukünftige Chiptechnologien entwickeln, sondern zunehmend auch der Chipindustrie Probleme: „Bei Strukturgrößen unter 100 nm werden viele Einflüsse der Technologie immer bedeutender und es stellt sich die Frage, ob eine weitere Verkleinerung der Strukturen mehr Probleme bereitet, als dass sie weitere Vorteile bringt.“
Um diese Frage zu klären, hat man am IMEC, das übrigens in diesem Herbst seinen 20. Geburtstag feiert, ein umfangreiches System-Level-Integration-Programm (SLI) aufgelegt, in dem zahlreiche namhafte Chiphersteller, und andere Industriepartner vereinigt sind. Es geht in diesem Programm darum, die physikalischen Barrieren auf dem Weg zu 45-nm-Chips und noch kleineren Strukturen zu beseitigen. Lauwereins: „Und wo uns das nicht gelingt, müssen wir versuchen, durch intelligentes Design und alternative Methoden diese Barrieren zu umgehen.“ Die Kernfrage hinter dem SLI-Projekt lautet schlicht: „Ist es möglich, Chips in 45-nm-Technologie und kleiner zu entwerfen und zu fertigen?“
Beispiele für die zu überwindenden Hürden hat Lauwereins gleich mehrere parat: So wird der bisherige Vorteil kleinerer Strukturen, nämlich der sinkende Stromverbrauch und damit geringere Verlustleistung, durch den starken Anstieg von Leckströmen bei Sub-100-nm-Strukturen wettgemacht. Zudem nimmt der Einfluss der vielen, immer längeren Verdrahtungsschichten auf die Verzögerungszeiten und die Signalintegrität in unheilvollem Maße zu. Und eines der Erfolgsprinzipien der Mikroelektronik verliert unter 100 nm seine Gültigkeit: Die gleichzeitige Fertigung von Millionen gleichartiger Transistoren hat ja den Erfolg der Chips erst erschwinglich gemacht. „Doch bei sub-100-nm kann man nicht mehr garantieren, dass theoretisch gleiche Strukturen auf dem fertigen Chips sich auch identisch verhalten.“
Um zu Lösungen zu kommen, bedient man sich am IMEC des Srams, des statischen Rams, als „Musterschaltung“. Zum einen, so Lauwereins Kollegin Laren Maex, weil es sich dabei um regelmäßige und vorhersagbare Strukturen handele, zum anderen seien die Strukturen in Sram-Zellen noch immer etwas kleiner als die in Logikschaltungen und damit diene das Sram als klassischer Technologietreiber.
Entscheidend an dem Projekt sei aber, so Maex, dass es interdisziplinär angelegt sei. Es gehe vor allem darum, die Erkenntnisse aus Fertigungstechnologie, Schaltungstechnik und Designmethodik so zusammenzuführen, dass das Ziel funktionierender Chips erreicht werde.
Welche Bereiche bei der Forschung am IMEC konkret zusammenwirken können, verdeutlicht das jährliche Forschertreffen ARRM, das in dieser Woche in Leuven stattfand: So haben sich mehr als 30 Industriepartner zusammengefunden, um die „nasse“ 193-nm-Lithografie für Chips dieser Dimensionen zur Serienreife zu entwickeln. Dabei wird zwischen Chips und Belichtungsoptik statt des bisherigen Luftspalts Wasser eingebracht, was die mögliche Auflösung und Schärfentiefe der Optik dank der höheren optischen Dichte des Wassers verbessert. Ebenso wird an Verfahren der Verbindungstechnologie gearbeitet, die das Problem der Verdrahtung in den Griff bekommen sollen: z. B. durch „Stapeln“ einzelner Chips und Verbindungen in der Vertikalen.jdb