Kleinster Transistor macht noch keinen ganzen Chip
Wenn die Strukturen in wenigen Jahren unter 100 nm schrumpfen, stehen alle bisherigen Technologien auf dem Prüfstand.
Chip-Weltmarktführer Intel blieb es vorbehalten, auf der IEDM einen Cmos-Transistor mit nur noch 30 nm physikalischer Gatelänge zu präsentieren. Er zeigte Gatelaufzeiten von nur noch 1 ps (n-MOS) bzw. 1,7 ps (p-MOS) – noch nie ist über so kleine Werte berichtet worden. Damit dürfte feststehen, dass eine 50-nm-Technologie mit bisherigen Schaltungsentwürfen realisierbar ist. Der Transistor läuft mit 0,85 V. „Einige Experten dachten, es wäre unmöglich, so kleine Cmos-Transistoren zu bauen. Elektrische Phänomene würden dies verhindern“, sagte Dr. Gerry Marcyk, Director der Intel Components Research Lab, Technology und Manufacturing Group. „Unsere Forschung beweist, dass sich ultra-kleine Transistoren genauso verhalten, wie wir es gewohnt sind. Außerdem zeigt unsere Forschung, dass es keine grundlegenden Hindernisse gegen die zukünftige Massenfertigung solcher Bauelemente gibt.“
Dennoch gibt es bis zur Großserienfertigung solcher Chips eine ganze Reihe offener Fragen. Eine davon lautet: Wie kann man die Gate-Elektrode mit einem hauchdünnen, aber durchbruchsicheren Isolierfilm versehen? Das bisher verwendete und einfach zu handhabende Siliziumoxid (SiO2) stößt an seine technischen Grenzen. Um weiterhin sehr dünne Schichten zu gewährleisten, sucht man neue Isoliermaterialien mit einer höheren Dielektrizitätskonstante. Sie versprechen dünnere Schichten wegen der besseren inhärenten Isolierung.
IBM stellte in San Francisco einen 80-nm-Feldeffekttransistor vor, bei dem die Gateisolierung mit Al2O3 realisiert wurde. Die Dicke der Isolierung beträgt weniger als 1,5 nm. Selbst eine weitere Verringerung auf 1 nm verspricht noch sehr gute Zuverlässigkeit. Hinter den Kulissen war zu hören, sie wäre sogar besser als bei heute üblichen SiO2-isolierten Gates.
Vertikal in das Silizium hinein angeordneten Transistoren sind ein weiterer neuer Technologie-Ansatz. Sie haben den Vorteil, die Komplexität des Fertigungsprozesses zu verringern, weil der Vielschichtenaufbau heutiger flächig angeordneter Chipstrukturen umgangen wird. Schwieriger ist in der Senkrechten das gezielte „Dopen“ der Halbleiterschichten mit Ionen, um die nötige Leitfähigkeit zu erreichen: Die erforderlichen Doping-Konzentrationen sind vertikal viel höher.
Infineon Technologies und die Ruhr-Universität haben gemeinsam zum ersten Mal vertikale Mosfets mit hoher Dopingkonzentration und Kanallängen von nur noch 50 nm erreicht. Was die Halbleitertechnologen besonders daran reizt: Für die Herstellung vertikaler Transistoren wird keine neue Lithografie benötigt, selbst bei Strukturen unter 100 nm. Die erforderlichen kurzen Kanallängen werden allein durch die jeweilige Dicke der Schicht bzw. durch das nachfolgende Ätzen präzise genug eingestellt.
IBM Microelectronics und Infineon Technologies berichteten auf der IEDM über eine neuartige Speicherzelle, bei der neben dem Speicherkondensator auch der Steuertransistor in den „Trench“, den Graben, der Speicherzelle angeordnet ist. Er liegt räumlich über dem Speicherkondensator und verspricht durch den Platz sparenden Aufbau eine sehr kleine Grundfläche der Speicherzelle. An einem 512-Mb-Dram wurden nur noch 0,12 mm2 Zellfläche gemessen. Da diese Zelle ein weiteres Schrumpfen zulässt, könnte sie nicht nur für 4-Gbit-Dram sondern auch eines Tages für 16-Gbit-Dram verwendet werden.
Auch nichtflüchtige Speicher stehen derzeit hoch im Kurs, weil sie für die meisten portablen Geräte – vom Mobiltelefon bis zum Personal Digital Assistant (PDA) – unentbehrlich sind: Sie „merken“ sich den Speicherinhalt auch dann, wenn die Stromversorgung abgeschaltet ist. Gegenüber ihren „flüchtigen“ Brüdern, den Dram (die in den PCs die Arbeitsspeicher stellen), haben sie gravierende Nachteile: Sie sind schwierig herzustellen und teuer. Alternativen zu den heute am häufigsten verwendeten Flash-Speichern (meist vom Typ Eeprom) gibt es schon, wie z. B. die ferroelektrischen Rams (Feram).
Der Weg zu Feram im Megabit-Bereich steht und fällt mit dem Zellkondensator, in welchem die eigentliche Speicherung vorgenommen wird. Die beiden bisher verfolgten Wege haben ihre Schwächen: Metallelektroden (z. B. aus Platin) haben zwar gute ferroelektrische Eigenschaften, unterliegen aber Ermüdungserscheinungen, die mit der Polarisierung des Materials zusammenhängen. Oxid-Elektroden hingegen bringen Leckströme und dielektrische Kurzschlüsse als Komplikationen.
Samsung stellte nun auf der IEDM einen Zellkondensator vor, der den Weg zu 4-Mbit-Feram öffnen könnte. Er macht von beiden Lösungen Gebrauch – auf der einen Elektrode des Kondensators findet sich ein Kontakt aus Ir/IrO2/Pt und auf der anderen Elektrode die umgekehrte Reihenfolge Pt/IrO2/Ir. Der Erfolg: Die bisher auf etwa 106 Schreib-/Lesezyklen begrenzte Lebensdauer steigt mit den neuen Kondensatorelektroden auf 1011 an – ein entscheidendes Argument für diese neue Idee.
Zum ersten Mal gezeigt wurde auf der IEDM auch eine Lösung, die Nanokristalle als Speicherelemente nutzt. Die Bell Laboratories von Lucent Technologies bauten einen Mosfet mit einem Gate aus winzigen Nanokristallen von nur 3 nm bis 5 nm Durchmesser. Hergestellt wurden sie aus einem Aerosol von Silan, einem Stoff, der bei der Chipherstellung ohnehin gebraucht wird. Eines Tages könnten solche Speicher die heutigen Flash-Chips ersetzen. Die Nanokristall-Mosfet haben erhebliche Vorteile: sie sind einfach herzustellen zu niedrigen Kosten, arbeiten bei geringerer Versorgungsspannung (3,5 V) und haben eine Lebensdauer von wenigstens 100 000 Schreib-/Löschzyklen.
Die japanische Tohoku-Universität wartete in San Francisco mit einem „Shared Memory“ auf, einem 3D-Dram, welches in drei Ebenen übereinander gebaut wurde. Diese Architektur wurde gewählt für Computer mit Parallelverarbeitung, wo sehr oft von den einzelnen Prozessoren aus auf den Speicher im gleichen Augenblick zurückgegriffen werden muss. So kann man für mehrere Prozessoren quasi parallele Speicherebenen schaffen. Kein Vorteil ohne Nachteil: Der Flaschenhals zwischen Prozessoren und Speichern liegt nun nicht mehr in der Wartezeit auf die Speicheradressierung, sondern im Busnetz zwischen CPU und Arbeitsspeicher. KLAUS H. KNAPP/jdb
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